Tugas Pendahuluan 1 M2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Rangkaian Simulasi

3. Video

4. Prinsip Kerja

5. Link Download

1. Kondisi [Kembali]

Percobaan 1 Kondisi 12

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=1, B3=clock, B4=0, B5=don't care, B6=0.

2. Rangkaian Simulasi [Kembali]

3. Video [Kembali]

4. Prinsip Kerja [Kembali]

J-K Flip-Flop

Seperti yang diketahui bahwa J-K flip flop adalah pengembangan dari R-S flip flop yang mana pada rangkaian J-K Flip-Flop kondisi terlarangnya hilang atau ditiadakan. Pada inputan R-S terdapat bulatan kecil yang menandakan bahwa inputan ini bersifat aktif low atau akan aktif saat berlogika 0. sesuai dengan kondisi pada percobaan, bahwasannya input masukan pada R berlogika 1 dan S berogika 1, maka R-S Flip-Flop tidak aktif karena R-S Flip-Flop bersifat aktif low, sehingga input R-S dapat kita abaikan. Dengan demikian, yang kita perhatikan adalah inputan J, K, dan clock.

Pada JK flip-flop, terdapat dua input utama: J dan K. Flip-flop ini memiliki sifat khusus yang memungkinkan perubahan keadaan sesuai dengan input J, K, dan sinyal clock. Ketika clock naik, perubahan terjadi berdasarkan kondisi berikut:

J = 1, K = 1: Flip-flop akan beralih keadaan (toggle).

J = 1, K = 0: Output Q akan menjadi 1.

J = 0, K = 1: Output Q akan menjadi 0.

J = 0, K = 0: Output Q tidak berubah (keadaan dipertahankan).

Dalam rangkaian ini, input yang terhubung ke J yaitu B2=1 dan yang terhubung ke K yaitu B4=0. Dengan clock aktif pada B3, JK flip-flop akan menghasilkan output Q=1 dan Q'=0, sesuai dengan tabel kebenaran dari J-K Flip Flop.

D Flip-Flop

Selanjutnya pada rangkaian sebelah kiri yang merupakan rangkaian D Flip-Flop, inputan R-S nya berlogika 1, sehingga input R-S tidak aktif karna bersifat aktif low, dengan demikian input D juga tidak akan aktif. Sesuai dengan kodisi dimana input B5= don’t care dan B6= 0, sehingga pada B5 ini jika dimisalkan berlogika 0 maupun 1, apapun yang dilakukan pada input D tidak akan mempengaruhi rangakaian atau outputnya. Untuk keluaran dari rangkaian D flip flop ini adalah 0 dan 1 dan hal ini sudah sesuai dengan tabel kebenaran.

5. Link Download [Kembali]

Download Rangkaian [Download]

Download Video Simulasi [Download]

Download HTML [Download]

Download Datasheet 74LS112 [Download]

Download Datasheet 7474 [Download]

Download Datasheet Switch [Download]